基于MicroBlaze软核的FPGA片上系统设计

　

概要： 处理器采用RISC架构和哈佛结构的32位指令和数据总线，可以全速执行存储在片上存储器和外部存储器中的程序，并和其它外设IP核一起，可以完成可编程系统芯片(SOPC)的设计。MicroBlaze处理器采用RISC架构和哈佛结构的32位指令和数据总线，可以全速执行存储在片上存储器和外部存储器中的程序，并访问其的数据，如图1所示。（1）内部结构 MicroBlaze内部有32个32位通用寄存器和2个32位特殊寄存器—PC指针和MSR状态标志寄存器。为了提高性能，MicroBlaze还具有指令和数据缓存。所有的指令字长都是32位，有3个操作数和2种寻址模式。指令按功能划分有逻辑运算、算术运算、分支、存储器读/写和特殊指令等。指令执行的流水线是并行流水线，它分为3级流水：取指、译码和执行，如图2所示。 （2）存储结构 MicroBlaze是一种大端存储系统处理器，使用如图3所式的格式来访问存储器。 （3）中断控制和调试接口 MicroBlaze可以响应软件和硬件中断，进行异常处理，通过外加控制逻辑，可以扩展外部中断。利用微处理器调试模块（MDM）IP核，可通过JTAG接口来调试处理器系统。多个MicroBlaze处理器可以用1个MDM来完成多处理器调试。 （4）快速单一连接路接口 Micro

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摘要： 分析软处理器MicroBlaze的体系结构，给出MicroBlaze内核在软件无线电系统中的应用，实现SOPC（可编程系统芯片）。

关键词： FPGA IP Core SOPC MicroBlaze CoreConnect 软处理器 软件无线电

Xilinx公司的MicroBlaze 32位软处理器核是支持CoreConnect总线的标准外设集合。MicroBlaze处理器运行在150MHz时钟下，可提供125 D-MIPS的性能，非常适合设计针对网络、电信、数据通信和消费市场的复杂嵌入式系统。

1 MicroBlaze的体系结构

MicroBlaze 是基于Xilinx公司FPGA的微处理器IP核，和其它外设IP核一起，可以完成可编程系统芯片（SOPC）的设计。MicroBlaze 处理器采用RISC架构和哈佛结构的32位指令和数据总线，可以全速执行存储在片上存储器和外部存储器中的程序，并和其它外设IP核一起，可以完成可编程系统芯片(SOPC)的设计。MicroBlaze处理器采用RISC架构和哈佛结构的32位指令和数据总线，可以全速执行存储在片上存储器和外部存储器中的程序，并访问其的数据，如图1所示。

（1）内部结构

MicroBlaze内部有32个32位通用寄存器和2个32位特殊寄存器—PC指针和MSR状态标志寄存器。为了提高性能，MicroBlaze还具有指令和数据缓存。所有的指令字长都是32位，有3个操作数和2种寻址模式。指令按功能划分有逻辑运算、算术运算、分支、存储器读/写和特殊指令等。指令执行的流水线是并行流水线，它分为3级流水：取指、译码和执行，如图2所示。

（2）存储结构

MicroBlaze是一种大端存储系统处理器，使用如图3所式的格式来访问存储器。

（3）中断控制和调试接口

MicroBlaze可以响应软件和硬件中断，进行异常处理，通过外加控制逻辑，可以扩展外部中断。利用微处理器调试模块（MDM）IP核，可通过JTAG接口来调试处理器系统。多个MicroBlaze处理器可以用1个MDM来完成多处理器调试。

（4）快速单一连接路接口

MicroBlaze处理器具有8个输入和8个输出快速单一链路接口（FSL）。FSL通道是专用于单一方向的点到点的数据流传输接口。FLS和MicroBlaze的接口宽度是32位。每一个FSL通道都可以发送和接收控制或数据字。

2 CoreConnect技术

CoreConnect 是由IBM开发的片上总线通信链，它使多个芯片核相互连接成为一个完事的新芯片成为可能。CoreConnect技术使整合变得更为容易，而且在标准产品平台设计中，处理器、系统以及外围的核可以重复使用，以达到更高的整体系统性能。

CoreConnect总线架构包括处理器本机总线（PLB），片上外围总线（OPB），1个总线桥，2个判优器，以及1个设备控制寄存器（DCR）总线，CoreConnect总线架构如图4所示。Xilinx将为所有嵌入式处理器用户提供IBM CoreConnect许可，因为它是所有Xilinx嵌入式处理器设计的基础。MicroBlaze处理器使用了与IBM PowerPC相同的总线，用作外设。虽然MicroBlaze软处理器完成独立于PowerPC，但它让设计者可以选择芯片上的运行方式，包括一个嵌入式PowerPC，并共享它的外设。

（1）片上外设总线（OPB）

内核通过片上外设总线（OPB）来访问低速和低性能的系统资源。OPB是一种完全同步总线，它的功能处于一个单独的总线层级。它不是直接连接到处理器内核的。OPB接口提供分离的32位地址总线和32位数据总线。处理器内核可以借助“PLB to OPB”桥，通过OPB访问从外设。作为OPB总线控制器的外设可以借助“OPB to PLB”桥，通过PLB访问存储器。

（2）处理器本机总线（PLB）

PLB接口为指令和数据一侧提供独立的32位地址和64位数据总线。PLB支持具有PLB总线接口的主机和从机通过PLB信号连接来进行读写数据的传输。总线架构支持多主从设备。每一个PLB主机通过独立的地址总线、读数据总线和写数据总线与PLB连接。PLB从机通过共享但分离的地址总线、读数据总线和写数据总线与PLB连接，对于每一个数据总线都有一个复杂的传输控制和状态信号。为了允许主机通过竞争来获得总线的所有权，有一个中央判决机构来授权对PLB的访问。

（3）设备控制寄存器总线（DCR）

设备控制寄存器总线（DCR）是为在CPU通用寄存器（GPRs）和DCR的从逻辑设备控制寄存器（DCRs）之间传输数据而设计的。

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